Phase 2 Tracker R&D
Background:
Initial work was in the  context of the long barrel on local tracklet-based designs.
•designs of support structures and PS modules based on 3Dintegrated circuits. Including thermal testing and simulation.
•Design of off-detector FPGA track formation logic whichaccommodates 6.4 microsecond L1 accept
•simulation of tracklet and track formation
•Verilog design of the readout chip.
•VICTR 3D chip prototyping and testing
•Interposer development and testing
•Active edge sensor R&D
Decision to drop long barrel and restricttracker geometry means that we have hadto rethink our program.
R. Lipton
1
Bonded VICTR 3.jpeg
Outline for Phase 2 Tracker R&D Proposal
PS Chip design and Test
•Collaborate on the design
–Simulate chip function using Verilog withGEANT simulation input (CU, FNAL)
–Provide physics input (CU)
–Develop subcircuits as agreed, prototypemicropipeline designs in the pixel test chip(FNAL)
•Chip testing
–Test prototype chips (BU, CU)
–Test micropipelines (BU)
–Complete VICTR tests (CU)
TSV Development
•Collaborate with CERN on an alternate vendor(Allvia) for a via-last design
–Test CERN modules (BU)
–Develop double sided probing?(FNAL)
•Develop an interposer using TSVs for PS module(FNAL, UCD)
DC-DC Converter Development
•Demonstrate and test converted with pcbimbedded coils (FNAL, Yale)
•Explore LDMOS components for suitability(FNAL, Yale, Brown?)
R. Lipton
2
Module Development
•Layout possible flex solution (FNAL, UCD)
•Layout possible silicon solution (FNAL, UCD)
•Demonstrate large area bump bonding (UCD)
•Build mechanical prototypes (FNAL, UCD)
Off-Detector Track Finding
•Develop test stands (FNAL, CU)
•Continue tracklet-based FPGA solutiondemonstration (CU)
•Develop track fitter module (CU)
•Study alternatives to pure AM technique (CU,FNAL, BU)
Active Edge
•Complete fabrication and test of VTT/CUmodules (UC, FNAL, BU)
•Beam tests (FNAL, CU, BU)
•Study edge properties of etched test structures(CU, FNAL)
•Design wafer-scale demonstration (FNAL, CU,BU)
Development of radiation length measurementfacility?
•Last year
R. Lipton
3
Labor
 
 
M&S
 
 
FY13request
Original FY13allocation
CurrentAllocation
FY13request
Original FY13allocation
CurrentAllocation
Brown
25,221.00
25221
25221
4000
4,000.00
4000.000
Cornell
51,200.20
28419
51,200.20
18750
8,750.00
18750.000
UC Davis
42,505.00
36184
?
26900
12,900.00
12900.000
Fermilab
84,210.00
21250
21250
115000
12,500.00
95000.000
UCSB
?
36184
?
3500
3,500.00
3500.000
Feasibility - Time Scales
•PS module design + interconnect
–6 months – mechanical + thermal study
–PCB prototypes – 9 months
–Bonded stacks – 1.5 year
•Track Finding
–1 year – test stands at Cornell
–9 months study of tracklets in barrel disk
•Readout chip
–Verilog design – 6 months
–Prototypes – 2 years
•Mechanics
•Active Edge
–9 months study dRIE on test structures
–1.5 years – full demonstration
R. Lipton
4
Technical Challenge –PS Module design
•Spacing between layers will varywith radius and between barreland disk modules
•We would like to continue towork on a design based oneither TSVs or a PC boardinterposer that solves many ofthese problems
•Collaborating with CERN ondevelopment of a commercialTSV vendor in the US
–Received wafers this week
–Chip Testing at Cornell
R. Lipton
5
•Current PS module design needsconsiderable development to bethermally, mechanically andfunctionally acceptable
•It is essentially a pixel detector, soone sensor has to be bump bondedto readout chips
–Cooling should have minimumthermal impedance
–Interconnections are neededbetween columns of chips toinsure full coverage
–Z information must crossbetween chips or incur deadregions
–Information from the bottomsensor has to be transmitted tothe top (or vice-versa)
Technical Challenge-Interconnect
•Explore PCB-based interposerdesign using flex circuit
–Discussions with companieson technologies andprototypes
–Understand requirements (viasize, line width, layers) forsuccessful layout
–Understand CTE issues
–Understand bonding issues
R. Lipton
6
Geography
•Had an initial look at a design withfan-in
–Very difficult with standard PCBdesign rules
–OK if we use silicon interposerwith smaller features
•Look at simplest (cheapest) design
–Keep same pitch on PCB assensor
–Move pads outboard to providespace for digital in center
–Gang inner 2 pixels to simplifyrouting (can be changed withmore complex routing)
–Simple connection betweenpixel and PCB
R. Lipton
7
rect_array.png
Top side
Bottom sensor
FLEX
Digital bus
FLEX
Proposed Structure
R. Lipton
8
profile_full.png
Top sensor
bottom sensor
Flex interconnect
To PCB
PCB/flex
ROICs
R. Lipton
9
profile_edge.png
Top sensor
Flex interconnect
To PCB
PCB/flex
ROICs
bottom sensor
bottom sensor
Readout interconnect
R. Lipton
10
profile_center.png
Top sensor
PCB/flex
ROICs
bottom sensor
ROICs
Digital bus area
Digital I/O
R. Lipton
11
assembly.png
Bottom sensor
interconnects
Top sensor
interconnects
R. Lipton
12
assembly_left.png
Bottom sensor
interconnects
Top sensor
interconnects
Flex foldover
R. Lipton
13
assembly_right.png
Rectangular arrays
R. Lipton
14
Screen Shot 2013-09-12 at 12.01.42 PM.png
1/2 mil lines 2 mil holes in interposer
R. Lipton
15
Screen Shot 2013-09-12 at 11.37.44 AM.png
Module
R. Lipton
16
Photo on 7-23-13 at 3.19 PM.jpg
Dummy ROIC
Flex
foldover
Carbon foam
Dummysensors
Kapton
spacers
Carbon foam/flex based
design